Научно-методичний центр
Научно-методический центр Санкт-Петербурга
Научные работы Доклады, курсовые, рефераты |
|
|
Таблица 1 Таблица 2 различные четыре состояния двух триггеров можно произвести кодирование состояния автомата, как это сделано в табл.1. Выбор типа логических элементов и триггеров для реализации УУ
Если к цифровому устройству, реализуемому на микросхемах низкой и средней степени интеграции, не предъявляются жесткие требования в отношении быстродействия, потребляемой мощности, габаритов и ширины рабочего диапазона температур, то выбор, как правило, делается в пользу наиболее развитой серии микросхем широкого применения К1553, выполненные по технологии ТТЛ. Предполагается, что проектируемое УСД предназначено для работы в помещениях с составе стандартной аппаратуры. Поэтому требования в отношении потребляемой мощности, ширины рабочего диапазона температур и габаритов не являются жесткими. Кроме того, в соответствии с заданием частота синхроимпульсов f = 500 кГц, что соответствует длительности тактового периода Т = 1/f = 2 мкс. В свою очередь среднее время задержки логического сигнала в базовом элементе И-НЕ этой серии 20 нс, что на два порядка меньше длительности тактового периода Т. Таким образом, практически любое цифровое устройство серии К1553 обладает достаточным быстродействием для использования его в схеме УСД.
Теперь можно изобразить укрупненную схему УУ для проектируемого УСД (рис.7). Итак схема УУ содержит КЦУ и ЗУ, состоящее из двух JK-триггеров. Изобразим характеристическую таблицу JK-триггера, показывающую, какие сигналы возбуждения триггера следует подавать на выходы J и K, чтобы обеспечить переход его из состояния Q(t) в новое состояние Q(t+1) (табл.2). В таблице 2 прочерк в колонках J(t) и K(t) означает безразличное значение сигнала (0 или 1).
из ОУ
Составление таблицы функционирования УУ На основании имеющихся данных (графа, табл. 1 и табл.2) можно построить полную таблицу функционирования УУ (табл. 3). Первые восемь колонок табл. 3 получены на основании анализа графа (рис.6) и табл.1. Связь между колонками 3¸12 определяются из табл.2, а связь между колонками 3¸8 и 13¸15 получены на основе анализа графа. Синтез КЦУ Как видно из рис.7, входными переменными КЦУ являются Х1, Х2,Q1(t) и Q2(t), представленные в первых колонках таблицы 3. Функциями, формируемыми на выходах КЦУ, являются сигналы возбуждения триггеров (J и K)и выходные сигналы Y, соответствующие микрокомандам Y. Эти функции представлены в 9¸15 колонках. Таким образом часть табл. 3 представляет собой таблицу истинности неполно заданных ФАЛ, формируемых на выходах КЦУ. Таблицы истинности представлены в сокращенной форме. Здесь учтено то обстоятельство, что переменные Х1 и Х2 поступают на входу КЦУ в разные тактовые моменты времени и кроме того ни одна из функций не зависит сразу от обеих этих переменных. Это позволило объединить в первых четырех строках табл. 3 наборы аргументов, в которых Х1 И Х2, где они есть, принимают значения 0, а в строках 5¸8 наборы, в которых Х1 и Х2 равны 1. Первые два, пятый и шестой наборы в табл. 3 не содержат переменных Х1 и Х2, то есть значения функций на этих наборах не зависят от значений Х1 и Х2, поэтому соответствующие значения выходных функций повторяются дважды: в группе наборов, относящихся к значениям Х1 и Х2, равным 0 (строки 1¸2), а затем в группе наборов, в которых Х1 и Х2 равны 1 (строки 5¸6). | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
№ п/п |
Условие перехода |
Предыдущее состояние аi(t) , Q i(t) |
Следующее состояние аi(t+1), Q i(t+1) |
Сигналы возбуждения триггеров |
Выполняемая МК |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
|
Х2 |
Х1 |
а i |
Q2 |
Q1 |
аi |
Q2 |
Q1 |
J2 |
K2 |
J1 |
K1 |
Y1 |
Y2 |
Y3 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 |
— |
— |
а0 |
0 |
0 |
а1 |
0 |
1 |
0 |
- |
1 |
- |
1 |
0 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
2 |
— |
— |
а1 |
0 |
1 |
а2 |
1 |
0 |
1 |
- |
- |
1 |
0 |
1 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
3 |
— |
0 |
а2 |
1 |
0 |
а2 |
1 |
0 |
- |
0 |
0 |
- |
0 |
0 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
4 |
0 |
— |
а3 |
1 |
1 |
а1 |
0 |
1 |
- |
1 |
- |
0 |
0 |
0 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
5 |
— |
— |
а0 |
0 |
0 |
а1 |
0 |
1 |
0 |
- |
1 |
- |
1 |
0 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
6 |
— |
— |
а1 |
0 |
1 |
а2 |
1 |
0 |
1 |
- |
- |
1 |
0 |
1 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
7 |
— |
1 |
а2 |
1 |
0 |
а3 |
1 |
1 |
- |
0 |
1 |
- |
0 |
0 |
1 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
8 |
1 |
— |
а3 |
1 |
1 |
а0 |
0 |
0 |
- |
1 |
- |
1 |
0 |
0 |
0 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
№ колонки |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
13 |
14 |
15 |
Таблица 3
Из анализа табл. 3 следует, что значения переменной Х2 не влияют на значения функции J1 и Y3 (при изменении значения переменной значения функций остаются неизменными) а переменная Х1 не влияет на значения функций К1, то есть они являются функциями не четырех, а всего трех аргументов. В свою очередь оставшиеся четыре функции не зависят от обеих переменных Х1 и Х2, а значит, они являются функциями двух аргументов. учет этих особенностей табл. 3 позволяет упростить полученные МДНФ выходных функций КЦУ с использованием ручного метода карт Вейча.
|
|
|
--
--
--
|
0
1
1
1
|
--
--
0
1
1
1
--
--
--
--
1
1
|
|
J1 = X1 Ú Q2 K1 = Q2 Ú X2 J2 = Q1
|
|
|
|
--
0
0
0
1
|
|
0
0
0
0
|
--
0
1
0
0
0
1
0
0
|
|
|
|
|
|
|
Функционально-логическая схема УСД строится на основании приведенных выше общей структурной схемы УСД, структурной схемы УУ , функционально-логической схемы КЦУ и структурной схемы ОУ. Поскольку проектируемое процессорное устройство является специализированным, реализующим всего одну микропрограмму сбора данных, оно не нуждается в командном (программном) управлении. Поэтому входы Z1¸Zk , показанные на общей структурной схеме УСД (см. рис. 1), в данном случае не нужны. Для построения схемы в справочнике по интегральным микросхемам следует отыскать подходящие элементы всех перечисленных схем с учетом изложенных выше соображений, относящихся к некоторым требуемым свойствам этих элементов. Условные обозначения этих элементов нужно надлежащим образом разместить на листе бумаги и соединить между собой в соответствии с логикой работы устройства и таблицами управляющих сигналов.
Функционально-логическая схема отличается от принципиальной тем, что на ней не представлено размещение элементов в корпусах микросхем. Соответственно на Функционально-логической схеме отсутствует нумерация выводов корпуса.
На Функционально-логической схеме УСД следует представить способ организации ОП, используя условное обозначение выбранной микросхемы ОЗУ и выбранный способ соединения этих микросхем (корпусов, модулей, или кристаллов, как их принято еще называть). Остальные внешние устройства УСД (АЦП и коммутатор аналоговых каналов) достаточно изобразить в обобщенной форме, как на структурной схеме ОУ, поскольку они не являются предметом проектирования. Функционально-логическая схема УСД приведена на рис. 9. на след. странице
|
|
|
|
При оценке быстродействия УСД для простоты будем считать, что наибольшая длительность акта преобразования АЦП меньше тактового периода синхроимпульсов (Т = 2 мкс). В этом случае при функционировании УСД режим ожидания (прохождение микропрограммы по малому циклу (см. рис. 5) будет отсутствовать.
Число тактов, требуемых для выполнения микропрограммы сбора данных, равно сумме дуг, содержащихся в пути между узлами графа с учетом циклического повторения отдельных участков пути. Таким образом цикл сбора данных будет складываться из одного такта на выполнение микрокоманды Y1 и F (в данном случае девяти) прохождений по большому циклу (от a1 до a1 , см. рис.6). Каждое прохождение по большому циклу требует трех тактов. Итого длительность цикла сбора данных составит S = (1+F.3).T = (1+13 .3).T = 40.2 мкс = 80 мкс.
Структурная схема УСД, построенного в виде микропроцессорного устройства (МПУ), представлена на рис.10. Кроме микропроцессора и известных уже модулей АЦП, ОП и коммутатора аналоговых каналов, схема МПУ содержит два устройства ввода и одно устройство вывода данных, роль которых могут выполнять программно-управляемые регистры-порты, например МБР К5889ИР12. В таком варианте МПУ шина управления может состоять всего из двух линий ЗАПИСЬ и ЧТЕНИЕ. На рис.10 для простоты не показаны: дешифратор сигналов выборки модуля ОП (ВК) и триггер-флаг АЦП (Тфл).
Начальный адрес 071516 ячейки памяти области ОП, отведенной для сбора данных, будем хранить в паре регистров HL. Текущий номер (адрес) аналогового канала в соответствии с заданием будем помещать в регистр E.
|
Примем, что требуется соблюдать тот же порядок опроса аналоговых каналов, что и при реализации УСД на принципах схемной логики, то есть начиная с канала, имеющего номер (адрес) 0. Чтобы обеспечить формирование признака завершения цикла сбора данных, в регистре B поместим число F=1110 (число аналоговых каналов). Тогда блок-схема алгоритма сбора данных будет иметь вид (рис.11). Дадим краткое пояснение к блок-схеме. Так как по заданию программа представляет собой прерывающую программу в предложении, что в состав МПС входит контроллер прерываний КР580ВН69, то необходимо сначала сохранить содержимое всех регистров. Это показано в блоках 1¸4. В блоке 5 в пару регистров HL загружается начальный адрес G (071516). В блоке 6 в регистр B загружается число 1110 (0B16). Регистр E служит счетчиком адресов аналоговых каналов. В блоке 7 в него загружается адрес первого канала 0016. Затем этот адрес через аккумулятор и устройства вывода № 1 (блоки 9 и 8) поступает на адресный вход коммутатора (см. рис. 10).
|
Коммутатор подключает первый канал ко входу АЦП и запускает последний. МПУ переходит в режим ожидания окончания акта преобразования АЦП (блоки 10, 11 и 12). Сигнал с выхода ОК АЦП заносит младший разряд регистра порта ввода № 2. Пока ОК=0, акт преобразования в АЦП не окончен. В этом случае блоки 10¸12 обеспечивают запись в триггер-флаг Тс нуля и тем самым прохождение программы по малому циклу. Данный режим выполнения программы продолжается до тех пор, пока сигнал ОК на выходе АЦП не станет равным 1. Так обеспечивается режим ожидания. Как только ОК станет равным 1, то после выполнения команды блока 12 Тс=1 и осуществляется запись данных с выхода АЦП в ОП через устройство ввода № 1 и аккумулятор (блоки 13 и 14).
Далее происходит формирование адресов следующей ячейки памяти (блок 15) и следующего аналогового канала (блок 16). Новый адрес канала записывается в аккумулятор (блок 17). В блоке 18 выполняется операция сравнения содержимого регистров А и B. Если (А)=(B), то все каналы опрошены, результат операции сравнения дает 0 (Z=1) и цикл сбора данных завершён. Если же Z=0, то осуществляется опрос следующего канала, так как при выполнении операции сравнения содержимое аккумулятора остается неизменным, то есть в нём по-прежнему содержится адрес следующего канала, загружаемый в блоке 17. Таким образом, пока адрес очередного аналогового канала, сформированный в регистре E в блоке 16, остается меньше 0A16 обеспечивается прохождение программы по большому циклу. По завершению программы происходит чтение данных из стека и возврат из подпрограммы (блоки 20¸23 и 24).
Программа, записанная на языке Ассемблера микропроцессора КР580ВМ80, представлена в табл. 4.
Дадим краткое пояснение к таблице 4. Команды 1¸4 сохраняют содержимое всех регистров в стеке. Команды 5,6 и 7 в графе “Операнды” содержат коды чисел, загружаемых соответственно в регистры HL, B и E. Загружаемые числа представлены в шестнадцатиричной системе. Признаком шестнадцатиричной системы
№
команды
Мет
ка
Операция
Операнды
Комментарий
Бай
ты
Циклы
Так
ты
1
PUSH
B
;стек ¬( ВС )
1
3
11
2
PUSH
D
;стек ¬( DE )
1
3
11
3
PUSH
H
;стек ¬( HL )
1
3
11
4
PUSH
PSW
;cтек ¬ PSW
1
3
11
5
LXI
H,0715 H
;HL ¬ 071516
3
3
10
6
MVI
B , 0A H
;B ¬ 0A16
2
2
7
7
MVI
D , 00 H
;D ¬ 0016
2
2
7
8
MOV
A , E
; A ¬ ( E )
1
1
5
9
K2:
OUT
1
;Устр.выв.№1¬(А)
2
3
11
10
K1:
IN
2
; A¬(устр.вв. №2)
2
3
11
11
RRC
; A ¬ Сдв.П ( А )
1
1
4
12
JNC
K1
;Блок 2 УП
3
3
10
13
IN
1
; A¬(устр.вв. №1)
2
3
11
14
MOV
M , A
; M ¬ ( A )
1
2
7
15
INX
H
;HL ¬ ( HL ) + 1
1
1
5
16
INR
E
;E ¬ ( E ) + 1
1
1
5
17
MOV
A , E
; A ¬ ( E )
1
1
5
18
CMP
B
; ( A ) — ( B )
1
1
4
19
JNE
K2
;Блок 19 УП
3
3
10
20
POP
PSW
;PSW¬(стек)
1
3
11
21
POP
H
;HL ¬ (стек )
1
3
11
22
POP
D
;DE ¬ (стек )
1
3
11
23
POP
B
;BC ¬ (стек )
1
3
11
24
RET
;Возврат из ППР
1
3
11
Таблица 4
является символ Н, стоящий после числа. Номер устройства ввода и вывода (2 и 1), приведенные в графе “Операнды” команд 10 и 9, представлены в десятичной системе. Как известно, признаком десятичной системы может быть либо символ D, следующий за числом, либо отсутствие какого-либо символа. В данном случае использован второй из признаков. В комментарии использованы следующие сокращения:
Сдв.П(А)- сдвиг правый содержимого регистра А (аккумулятора);
УП - условный переход.
В соответствии с заданием программа должна быть размещена в области памяти, начиная с ячейки с адресом h=03B216. Размещение программы представлено в табл. 5.
Число ячеек ОП, отводимых под команду, определяется числом байтов в команде. В табл. 5 стрелками показана последовательность выполнения команд. В командах условного перехода, где последующее выполнение той или иной команды зависит от условия (признака), указаны пары стрелок, рядом с которыми приведены значения сигналов-условий.
№ команды
Адрес16
1
03B2
2
03B3
3
03B4
4
03B5
5
03B6
03B7
03B8
6
03B9
03BA
7
03BB
03BC
8
03BD
9
03BE
03BF
10
03C0
03C1
11
03C2
12
03C3
|
03C4
03C5
|
|
03C6
03C7
14
03C8
15
03C9
16
03CA
17
03CB
18
03CD
19
03CE
03CF
|
03D0
20
03D1
21
03D2
22
03D3
23
03D4
24
03D5
Таблица 5
На основании табл. 4 и 5, а также системы микропроцессора КР580ВМ80 можно составить программу цикла сбора данных в кодовых комбинациях (на машинном языке), приведенную в табл. 6.
Как и прежде будем считать, что максимальная длительность акта преобразования АЦП меньше длительности периода синхроимпульсов Т=2мкс. Тогда в соответствии с табл. 4 получим:
На выполнение команд 1¸8 и 20¸24 требуется 11+11+11+11+10+ 7+7+5+11+11+11+11+11=128 тактов.
№ команды
Адрес
ОП16
Команда2
Команда16
Комментарий
1
03B2
11 000 101
C5
;стек ¬ ( ВС )
2
03B3
11 010 101
D5
;стек ¬ ( DE )
3
03B4
11 100 101
E5
;стек ¬ ( HL )
4
03B5
11 110 101
F5
; стек ¬ PSW
5
03B6
00 100 001
21
;HL ¬ 070116
03B7
0000 0001
01
03B8
0000 0111
07
6
03B9
00 000 110
06
; B ¬ 0D16
03BA
0000 1110
0D
7
03BB
00 010 110
16
;D ¬ 0016
03BC
0000 0000
00
8
03BD
01 111 010
7A
; A ¬ ( D )
9
03BE
11 010 011
D3
;Устр.выв.№1¬(А)
03BF
0000 0001
01
10
03C0
11 010 011
D3
; A¬(устр.вв. №2)
03C1
0000 0010
02
11
03C2
00 001 111
0F
;A¬Сдв.П( А )
12
03C3
11 010 010
D2
;УП При С = 0
03C4
1100 0011
C3
к ячейке 03C3
03C5
0001 0110
03
13
03C6
11 011 011
DB
;A¬(устр.вв. №1)
03C7
0000 0001
01
14
03C8
01 110 111
77
; M ¬ ( A )
15
03C9
00 100 011
23
;HL¬( HL ) + 1
16
03CA
00 010 100
14
; D ¬ ( D ) + 1
17
03CB
01 111 010
7A
; A ¬ ( D )
18
03CD
10 111 000
B8
; ( A ) — ( B )
19
03CE
11 000 010
C2
;УП При Z = 0
03CF
1100 0001
C1
к ячейке 03C1
03D0
0000 0011
03
20
03D1
11 110 001
F1
;PSW ¬(стек )
21
03D2
11 100 001
E1
; HL ¬( стек )
22
03D3
11 010 001
D1
; DE¬ ( стек )
23
03D4
11 000 001
C1
;BC ¬ ( стек )
24
03D5
11 001 001
C9
; Возврат из ППР
Таблица 6
На один проход по большому циклу (на выполнение команд 9¸19) нужно 11+11+4+10+11+7+5+5+5+4+10=83 такта. Всего таких проходов F=1410, что требует 83.14=1162 тактов. Итого длительность цикла сбора данных составит S=(128+1162).2 мкс=2580 мкс. То есть быстродействие МПУ примерно в 31 раз ниже быстродействия УСД на схемной логике. Такова цена универсальности МПС.
1. Б.А.Калабеков “МП и их применение в системах передачи и обработки сигналов”
2. В.Н.Ульянов “Функциональные узлы цифровых устройств и микропроцессоров”
3. Г.Г.Капелин, В.М.Тузов “Функциональные модули микропроцессорных систем”
4. Е.П.Балашов, Д.В.Пузанков “Микропроцессоры и микропроцессорные системы”
5. Б.М.Каган, В.В.Сташин “Микропроцессоры в цифровых системах”
1. Введение :..........................................................................................................................................................................
2. З А Д А Н И Е........................................................................................................................................................................
3. О Р Г А Н И З А Ц И Я О З У.........................................................................................................................................
4. РЕАЛИЗАЦИЯ УСД НА ПРИНЦИПАХ СХЕМНОЙ ЛОГИКИ..........................................................................
4.1 Общая структурная схема УСД....................................................................................................................
4.2 Структурная схема ОУ..........................................................................................................................................
4.3 Словесное описание цикла сбора данных.........................................................................................
4.4 Синтез управляющего устройства (УУ).................................................................................................
4.4.1 Этап абстрактного синтеза.............................................................................................................................
4.4.2 Этап структурного синтеза УУ....................................................................................................................
4.5 Построение функционально - логической схемы процессорного устройства ( УСД )
4.6 Оценка быстродействия УСД в варианте реализации на принципах схемной логики
5. РЕАЛИЗАЦИЯ УСД В ВИДЕ МПС НА БАЗЕ МИКРОПРОЦЕССОРА КР580ВМ80............................
5.1 Структурная схема микропроцессорного устройства............................................................
5.2 Блок - схема алгоритма функционирования МПУ......................................................................
5.3 Программа на языке Ассемблера............................................................................................................
5.4 Размещение программы в ОП.......................................................................................................................
5.5 Программа в кодовых комбинациях....................................................................................................
5.6 Оценка быстродействия МПУ........................................................................................................................
6. Л и т е р а т у р а:.........................................................................................................................................................
7. О Г Л А В Л Е Н И Е :.......................................................................................................................................................
Научно-методический центр © 2009 |
|